›
›

Đề thi học kì 1 môn Kỹ thuật số (Có đáp án)

Download
Chữ kí giám thị  
Điểm  
ĐỀ THI HK 1 (2011 – 2012)  
Môn: Kỹ thuật số  
Thời gian: 110 phút  
(SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU)  
HỌ TÊN: ………………………………………. MSSV: ………………… NHÓM: ………..  
SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 7 TRANG  
Câu 1 (3,0 điểm)  
Cho maïch logic nhö hình veõ.  
Mux21  
Mux21  
D0  
D1  
X2  
Y
D0  
D1  
F
Y
S
S
X1  
X0  
a. Xác định biểu thức của hàm F theo X2, X1, X0 (1,0 điểm)  
b. Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA) (1,0 điểm)  
1
c. Thiết kế hàm F chỉ bằng IC74138 và các cổng AND 2 ngõ vào (1,0 điểm)  
Câu 2 (2,0 điểm)  
Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc logic  
0 (tích cöïc thaáp), thieát keá bộ ñếm song song (boä ñeám ñoàng boä) 3 bit QAQBQC (QC laø LSB) coù giaûn  
ñoà traïng thaùi nhö hình veõ. Vẽ thêm mạch reset với trạng thái đầu là 111.  
QAQBQC  
111  
100  
010  
001  
110  
2
Câu 3 (2,5 điểm)  
Hệ tuần tự gồm 1 ngõ vào X và 1 ngõ ra Z có mạch logic như hình vẽ  
Z
Q1  
Q1  
D1  
X
CK  
Q0  
Q0  
D0  
CK  
CLK  
a. Xác định giản đồ trạng thái của hệ (1,5 điểm)  
3
b. Hãy chuyển lại mạch trên bằng D-FF và PLA. (1,0 điểm)  
Câu 4 (1,0 điểm)  
Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 2  
ngõ vào X1X0 (biểu diễn giá trị X là số nhị phân 2 bit) và 1 ngõ ra Z. Ngõ ra Z chỉ bằng 1 khi  
ngõ vào có gía trị X lớn hơn giá trị của nó trước đó.  
Ví dụ:  
X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, …  
= 0, 1, 0, 0, 1, 0, 0, 1, 1, 0,  
Z
Chú ý:  
- Trạng thái reset coi như là trạng thái có giá trị vào X1X0 = 00 và ngõ ra Z = 0.  
- Trạng thái reset đặt tên là S0, các trạng thái tiếp theo là S1, S2, …  
4
HOÏÏ TEÂN: ……………………………………………………………………………..... MSSV: ...………………..…...……. NHOÙM: ………..  
Câu 5 (1,0 điểm)  
Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic theo sơ đồ ở câu 1  
5
Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (1,0 điểm)  
a. Cho mạch tổ hợp được mô tả bằng mã VHDL:  
LIBRARY ieee;  
USE iee.std_logic_1164.all;  
ENTITY Cau_6 IS  
PORT ( w: IN STD_LOGIC_VECTOR(1 DOWNTO 0);  
E: IN STD_LOGIC;  
Y: OUT STD_LOGIC_VECTOR (0 TO 3);  
END Cau_6;  
ARCHITECTURE A OF Cau_6 IS  
SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO 0);  
BEGIN  
EW <= E & W;  
WITH EW SELECT  
Y <= ”0111” WHEN ”000”,  
”1011” WHEN ”001”,  
”1101” WHEN ”010”,  
”1110” WHEN ”011”,  
”1111” WHEN OTHERS;  
END A;  
Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra. Giải thích ngắn  
gọn.  
6
b. Cho máy trạng thái được mô tả bằng mã VHDL:  
LIBRARY ieee;  
USE iee.std_logic_1164.all;  
ENTITY Cau_6 IS  
WHEN S1 =>  
IF x = ’0’ THEN  
z <= ’1’;  
PORT (  
nx_state <= S2;  
clock, reset, x: IN std_logic;  
z: OUT std_logic);  
END Cau_6;  
ELSIF  
z <= ’1’;  
nx_state <= S1;  
ARCHITECTURE B OF Cau_6 IS  
TYPE state IS (S0, S1, S2);  
SIGNAL pr_state, nx_state: state;  
BEGIN  
END IF;  
WHEN S2 =>  
IF x = ’0’ THEN  
z <= ’0’;  
regst: PROCESS (clock, reset)  
BEGIN  
nx_state <= S2;  
ELSIF  
IF reset = ’1’ THEN  
z <= ’1’;  
pr_state <= S0;  
nx_state <= S1;  
ELSIF falling_edge(clock)  
THEN pr_state <= nx_state;  
END IF;  
END IF;  
END CASE;  
END PROCESS;  
END B;  
END PROCESS;  
nx_out: PROCESS (x, ps_state )  
BEGIN  
CASE ps_state IS  
WHEN S0 =>  
IF x = ’0’ THEN  
z <= ’0’;  
nx_state <= S0;  
ELSIF  
z <= ’0’;  
nx_state <= S1;  
END IF;  
Hãy vẽ giản đồ trạng thái của máy trạng thái này.  
Ngày 26 tháng 12 năm 2011  
GV ra đề  
Duyệt của BM Điện Tử  
NGUYỄN TRỌNG LUẬT  
7
pdf 7 trang baolam 28/04/2022 4720
Download
Bạn đang xem tài liệu "Đề thi học kì 1 môn Kỹ thuật số (Có đáp án)", để tải tài liệu gốc về máy hãy click vào nút Download ở trên

File đính kèm:

  • pdfde_thi_hoc_ki_1_mon_ky_thuat_so_co_dap_an.pdf
  • pdf111-KTS-Thi-Đáp án.pdf